FPGA怎么正确复位

本篇内容主要讲解“FPGA怎么正确复位”，感兴趣的朋友不妨来看看。本文介绍的方法操作简单快捷，实用性强。下面就让小编来带大家学习“FPGA怎么正确复位”吧!  看到这个问题，可能很多同学会有点懵，怎么可能不需要复位？其实Xilinx FPGA在系统上电配置时，会有一个GSR(Global Set/Reset)的信号，这个信号有以下几个特点：预布线高扇出可靠的这个信号可初始化所有的cell，包括所有的Flip-Flop和BRAM。如果我们在程序里用自己生成的复位信号，也只能复位Flip-Flop。  这个GSR信号我们可以在程序中通过实例化STARTUP直接调用，但Xilinx并不推荐这么使用。主要原因是FPGA会把像系统复位这种高扇出的信号放到高速布线资源上，这比使用GSR要快，而且更容易进行时序分析。  虽然有GSR，但这并不是说要避免使用复位信号，以下两种情况就必须要加复位：带有反馈的模块，比如IIR这种滤波器和状态机，当状态跑飞了，就需要复位一下应用过程中需要复位的寄存器  这个就具体看是什么应用了，我们公司的很多寄存器都需要在调试过程中需要经常复位，像这种复位就是必须的了。所以，需不需要复位完全看设计。这里多提一点，时序收敛也是一样，主要看设计，而不是约束。  在HDL中，如果敏感列表中不包含rst，会被综合成同步复位：如果敏感列表中包含rst，则会被综合成异步复位：同步复位的好处，不言而喻，有利于时序分析，降低亚稳态的几率，避免毛刺。同步信号的缺点：复位信号有效电平持续时间必须大于时钟周期，不然时钟可能采不到复位在没有时钟的时候无法复位  也有很多同学会说同步复位会需要额外的资源，但对于Xilinx的FPGA，是没有这个问题的，具体原因后面讲。对于异步复位，好处就是同步复位的反方面：脉冲宽度没有限制，没有时钟也可以复位。缺点就是异步电路，容易引起亚稳态，产生毛刺，不利于时序分析，而且不同触发器的复位时间可能不同。下面这个图中，在A时刻接收到复位信号拉低的FF可以在下一个时钟上升沿时就释放复位状态，但C时刻接收到复位信号拉低的FF则在下下个时钟上升沿时才能释放复位状态。按照White Paper上所讲，99.99%的概率这种情况都不会发生，但如果你刚好碰到一次这种现象，那你就是那0.01%。下面我们来举一个例子来说明同步复位和异步复位，FPGA为V7，代码如下：综合后的schematic如下图：可以看出来，同步复位和异步复位都是占用一个Storage Element，我们在之前的一篇文章中讲过Storage Element可以配置为Latch，同样的，也可以配置为FDRE和FDCE，而且在7Series手册中也并未提到配置成FDRE或FDCE时是否会占用更多资源（比如，7Series的FPGA中，一个Slice中有8个Storage Element，如果其中一个被配置成了Latch，那有4个Storage Element是不能用的），因此在Xilinx的FPGA中，同步复位和异步复位在资源占用上，并没有区别。  很多处理器上的复位都是低复位，这也导致了很多同学在使用复位信号时也习惯使用低复位了。但从我们上一节所讲中可以看出，无论是同步复位还是异步复位，复位信号都是高有效，如果采用低复位，还需要增加一个反相器。  如果接收到其他处理器发过来的低有效复位信号，我们最好在顶层模块中翻转复位信号的极性，这样做可以将反相器放入IO Logic中，不会占用FPGA内部的逻辑资源和布线资源。  这里多补充一点，如果使用Zynq和Microblaze，则Reset模块默认是低复位，我们可以手动设置为高复位。  我们对复位常用的做法是将系统中的每个FF都连接到某个复位信号，但这样就造成了复位信号的高扇出，高扇出就容易导致时序的违规。而且全局复位占用的资源比我们想象中要高的多：布线资源占用其他网络的布线空间就相应减少可能会降低系统性能增加布线时间逻辑资源占用占用FF作为专门的复位电路如果该复位信号还受其他信号控制，会导致FF的输入前增加门电路会增加整个设计的size增加的逻辑资源会影响系统性能增加布局布线时间全局复位不会使用像SRL16E这种高效结构在LUT中SRL16E可当作16个FF这些Virtual FF不支持复位增加设计的size，并降低系统性能增加布局布线时间因此，Xilinx推荐尽量使用局部复位的方式，前面我们也讲到然同步复位和异步复位都多多少少有些问题，那有没有一种方式可以结合同步复位和异步复位的优点？当然有，就是异步复位，同步释放。这种方法可以将两者结合起来，取长补短。如下图所示，所谓异步复位，就是输入的复位信号仍然是异步的，这样可以保证复位信号能够起效；而同步释放是指当复位信号释放时，输出的sys_rst并不是立即变化，而且被FF延迟了一个时钟周期，这样让复位和时钟同步起来。图中的Verilog代码如下：综合后的schematic如下图：异步复位模块输出的sys_rst通过n个 香港云主机D触发器后输出给n个模块，当做模块的复位信号。到此，相信大家对“FPGA怎么正确复位”有了更深的了解，不妨来实际操作一番吧！这里是开发云网站，更多相关内容可以进入相关频道进行查询，关注我们，继续学习！

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